Computing

DRAM Cell 정리 [2] (Transistor Gate, Short Channel Effect, RCAT, BCAT)

jhson989 — Sun, 7 Jul 2024 20:18:22 +0900

반도체 및 DRAM 설계를 공부하면서 정리한 내용으로 틀린 내용이 있을 수 있습니다. :)

1. DRAM Cell 정리 [1] (1T1C Cell, Cell Array, Cell Layout)

이전글에서 DRAM Cell을 구체적인 구현에 대해서 정리하였다.

Fig 1. DRAM Cell Schematic [1]

DRAM Cell은 1T1C 구조로 1개의 Transistor (Tr)와 1개의 Capacitor (Cap)로 구성된다. Cap 는 1 bit 데이터를 저장하는 저장소 역할로, 전기가 Cap 에 모여있으면 1 bit를 비어있으면 0 bit를 의미한다. Tr 는 데이터를 쓸지 말지를 결정하는 스위치 역할로, Tr 가 On되면 Cap 가 외부 회로와 연결되어 데이터를 쓰거나 데이터를 읽어올 수 있다.

1T1C Cell은 Word Line (WL)과 Bit Line (BL)을 통해 외부와 연결된다. WL 는 Tr 의 Gate 단자와 연결되어 Tr 를 키거나 끄는 역할을 수행한다. WL 에 전압이 걸리면 Tr 가 On되고 전압이 걸리지 않으면 Tr 가 Off된다. BL 은 Tr 이 On되면 Cap 과 연결되며, BL 을 통해 Cap 에 데이터를 쓰거나 데이터를 읽어올 수 있다.

Transistor Gate와 Short Channel Effect

Fig 2. 1T1C의 위, 옆에서 본 Layout

Fig 2.는 각각 1T1C DRAM Cell을 위, 아래에서 바로본 Layout이다. 반도체의 성능을 평가하기 위한 기준으로 주로 Performance(성능)-Power(소비전력)-Area(면적) (PPA)라고 하는 3가지 지표[3]를 사용한다. DRAM Cell Layout은 Area를 최소화하기 위해 두 개의 Cells이 하나의 BL을 공유하도록 구현된다. (8F2, 6F2 Cell Layout에 한하여..)

메모리 디바이스의 성능을 향성시키기 위해 반도체 회사들은 Tr을 크기를 줄이는 방향으로 Tr 공정을 발전시켜 나갔다.

- (Area 관점에서의 성능 향상) Tr이 작아질수록, 같은 영역에 더 많은 Tr을 형성됨

- (Performance 관점에서의 성능 향상) Tr이 작아질수록, WL(Gate, Channel)의 길이가 감소해 Tr 반응 속도가 향상됨

따라서 반도체 생산 회사들은 더 작은 Tr을 생성하기 위해 발전해 나갔고 WL의 크기는 지속적으로 줄어들었다(파장 축소, Multi Patterning, etc.).

Fig 3. Short Channel Effect [4]

다만 Fig 3.과 같이 WL의 크기가 줄어들수록 WL 밑에 형성되는 Channel의 길이 (= 소스와 드레인 사이의 간격) 또한 줄어들게 된다. 소스와 드레인 사이의 간격이 계속 좁아지게 되다면, 어느 순간 드레인에 가해진 전압에 의해서도 소스의 전자가 드레인으로 이동하는 Short Channel Effect가 발생한다. 즉 게이트(WL)의 On-Off에 상관없이 누설 전류가 흐르게 되는 상황이 발생하게 된 것이다.

이러한 Short Channel Effect에 의해 WL을 계속해서 줄일 수는 없게 된다. 따라서 이를 방지하면서도 Tr의 크기를 줄이기 위해서는 새로운 기법이 적용되어야 한다.

RCAT과 BCAT

Fig 4. 기본, RCAT, BCAT 비교

RCAT은 Recess Channel Array Transistor, BCAT은 Buried Channel Array Transistor의 약자이다. Fig 4.에서 볼 수 있듯, RCAT과 BCAT은 모두 Short Channel Effect를 해결하기 위해, Effective Channel Length를 늘리기 위한 기법이다.

Fig 4.의 기본 Tr은 Gate가 너무 작아지다보니 Channel의 길이가 매우 작게 형성된 것을 볼 수 있다. 따라서 Short Channel Effect가 발생하여 누설 전류가 생길 수 있으며, 심하면 Gate에 의해 On-Off 되는 Tr의 특성을 잃을 수 있다. 그에 비해 RCAT과 BCAT은 같은 길이의 WL에도 불구하고, Channel이 매우 길게 형성된 것을 알 수 있다.

RCAT의 R은 Recess로, 한국말로는 우묵하게 들어간 부분을 의미하는 영단어이다. 이름 그대로 실리콘 기판 (substrate)을 우묵하게 Etching하여 그 안까지 WL으로 채우는 기술이다. RCAT의 Variant로 S-RCAT도 존재한다. S-RCAT의 S는 Sphere를 의미하는데, RCAT의 끝부분을 아예 둥글게 더 Eching하여 Channel의 길이를 늘리는 기법이다.

RCAT의 경우 WL와 Drain이 이웃하는 영역이 많아서 GIDL (Gate Induced Drain Leakage) 현상이 발생할 수 있다. GIDL[5]은 WL에 강한 음전압을 가하면 Drain으로 부터 Gate로 누설전류가 흐르는 현상으로, RCAT의 경우 WL과 Drain이 이웃하는 영역이 넓기에 GIDL 현상이 강하게 발생할 수 있다. 또한 기본 Tr과 RCAT 모두의 문제로 WL과 BL이 서로 이웃하게 존재하기에 WL과 BL 사이에 기생 Cap이 생길 수 있다.

BCAT은 RCAT의 이러한 단점을 보완하기 위한 기술이다. BCAT의 B는 Buried (i.e. 파묻힌)을 의미한다. WL 자체를 아예 실리콘 기판안에 형성한다. Source와 Drain사이는 아예 절연체로 채워버린다. 이를 통해 BCAT의 WL은 Drain과 BL 모두에게서 멀어지게 된다. RCAT의 장점을 그대로 가져가면서 단점은 보완할 수 있는 것이다.

Reference

[1] https://www.microcontrollertips.com/dram-vs-sram/

[2] S. Slesazeck, U. Schroeder and T. Mikolajick, "Embedding hafnium oxide based FeFETs in the memory landscape," 2018 International Conference on IC Design & Technology (ICICDT), Otranto, Italy, 2018, pp. 121-124, doi: 10.1109/ICICDT.2018.8399771.

[3] https://news.samsungsemiconductor.com/kr/%ec%82%bc%ec%84%b1%ec%a0%84%ec%9e%90-%ec%84%b8%ea%b3%84-%ec%b5%9c%ec%b4%88-3%eb%82%98%eb%85%b8-%ed%8c%8c%ec%9a%b4%eb%93%9c%eb%a6%ac-%ec%96%91%ec%82%b0/

[4] https://news.skhynix.co.kr/post/short-channel-effect

[5] https://www.sciencedirect.com/topics/engineering/gate-induced-drain-leakage

DRAM Cell 정리 [1] (1T1C Cell, Cell Array, Cell Layout)

jhson989 — Sun, 16 Jun 2024 13:07:00 +0900

반도체 및 DRAM 설계를 공부하면서 정리한 내용으로 틀린 내용이 있을 수 있습니다. :)

1T1C Cell & Cell Array Schematic

Fig 1. DRAM Cell Schematic [1]

Fig 1. 은 DRAM Cell과 Cell들의 배치를 나타내는 Schematic diagram이다. DRAM Cell 하나는 1 Transistor & 1 Capacitor (1T1C 구조)로 이루어진다[2].

이전글에서도 정리하였는데, Capacitor는 전기 신호 1 또는 0을 저장하는 기억소자 역할을 담당한다. Capacitor에 일정량 이상의 전하가 충전되면 1이 저장되었음을 의미한다. 반대로 Capacitor가 방전되었을 때에는 0이 저장되었음을 의미한다.

Transistor (NMOS)는 전자가 Capacitor에 쌓이거나 혹은 방출되도록 조절하는 스위치 역할을 담당한다. Fig 1.을 보면 Transistor의 Gate단자는 Word Line에, Source (Drain) 단자는 Bit Line에 연결되었음을 확인할 수 있다. Transistor는 Word Line에 들어오는 신호를 기반으로 Capacitor와 Bit Line 사이를 연결하거나 끊는다. Word Line이 On이 될 경우, Bit Line과 Capacitor 간에 전자 이동이 가능하여 Bit line에서 Capacitor으로 전자가 이동하거나 (데이터가 저장됨), 혹은 Capacitor에서 Bit line으로 전자가 이동한다 (데이터를 읽음).

Fig 2. DRAM Cell Array Schematic [1]

1T1C DRAM Cell은 1bit (1 or 0) 만큼의 데이터를 저장할 수 있다. 1bit 데이터를 저장할 수 있는 Cell을 무수히 많이 반복 배치하면 GB 단위 이상의 더 큰 용량의 데이터를 저장할 수 있는 DRAM 제품이 된다. 이러한 Cell들의 반복 배치를 Cell Array라고 한다. Fig 2.은 Cell Array를 나타내는 Schematic Diagram이다.

앞서 말한 것처럼, Word Line은 Cell을 키고 끄는 역할을 수행한다. 만약 Read 모드에서 Word Line 3에 전압을 가한다면, Word Line 3에 연결된 모든 Cell들의 Capacitor가 Bit line들과 연결된다. 이후 Cell들에 저장된 데이터가 Bit Line을 통해 Sense Amplifier에 전달된다. 최종적으로 이 데이터를 우리가 읽을 수 있게 된다.

DRAM Cell Layout

Fig 3. 1T1C Cell Layout

Fig 3.은 1T1C DRAM Cell 2개를 나타내는 Layout을 표현한 Diagram이다. Fig 3.는 2개의 Cells (Cell 1, Cell 2) 을 동시에 포함하고 있다. 이때 2개의 Cells이 하나의 Bit line을 공유하는 것을 알 수 있다. 일반적으로 (8F2, 6F2 DRAM Array, etc.) Cell Array Layout을 그릴 때 위와 같이 2개의 Cells이 하나의 Bit line (BL) 을 공유하게끔 드로잉하여 공간 절약을 달성한다고 한다. Cell 1과 Cell 2의 경우 각기 다른 Word Line (WL) 에 연결되어 있기에 2개의 Cells이 모두 동시에 Bit Line과 연결될 일이 절대 없기 때문에 가능한 구조이다.

Cell 1을 보면 1개의 Cell은 하나의 Transistor (1 WL, 1 BL) 와 하나의 Capacitor로 구성되어 있음을 확인할 수 있다. 이때 Transistor가 형성되는 영역을 Active Area라고 한다. Transistor의 Source/Drain 부분 위로 MOS Capacitor가 형성된다. MOS Capacitor를 형성하기 위한 방법은 다음과 같다. Active 영역에 N+로 highly 도핑한다. 그 위에 dielectric을 형성, 마지막으로 polysilcon을 다시 형성한 후 도핑(Metal과 같은 역할을 하도록) 하는 방식으로 capacitor를 구현한다. (다만 현재는 또다른 방식으로 구현한다고 하니 점점 정리해 나가도록 하겠다.)

Reference

[1] https://www.microcontrollertips.com/dram-vs-sram/

[2] https://en.wikipedia.org/wiki/Dynamic_random-access_memory#Memory_cell_design

반도체 제조 공정 단계별 정리 (웨이퍼 제조, 프론트엔드, 백엔드 공정)

jhson989 — Sat, 11 May 2024 22:43:53 +0900

반도체 제품 생산을 위한 공정

이전 글에서 반도체 [8대 공정]에 대해서 정리하였다. [8대 공정]은 반도체 제조를 위한 필수 기술들의 리스트이다. 반도체 제조를 위한 실제 공정은 이러한 [8대 공정]들을 조합하여 만들어진다. 반도체 공정을 기술이 아닌, 단계별로 간단하게 정리하자면 다음과 같이 3단계로 나눌 수 있다[1,2,3,4].

1. 웨이퍼 제조 공정 (Wafer manufacturing)
2. 프론트엔드 공정 (Front-end Process) : 반도체 디바이스(소자) 제조 공정 (FEOL, BEOL로 구성됨)
3. 백엔드 공정 (Back-end Process) : 패키징 및 테스트 공정

Fig 1. 간략화된 3단계 반도체 제조 공정 [3]

Fig 1. 위 3 단계 제조공정을 그림으로 잘 표현한다. 반도체 제조 회사들은 Fig 1.과 같은 3 단계 제조 공정을 거쳐 모래(실리콘)[5]에서부터 CPU, GPU, 메모리 등의 복잡한 디바이스를 생산한다.

웨이퍼 제조 공정 Wafer Manufacturing Process

[웨이퍼 제조 공정]은 반도체 소자 및 회로를 형성하기 위한 기판이 되는 웨이퍼를 제조하는 단계이다. 반도체 [8대 공정] 중 첫 번째인 [웨이퍼 제조] 공정에 해당하는 공정 단계이다.

Fig 2. 웨이퍼 제조 공정 [6]

웨이퍼는 실리콘[5]으로 부터 만들어진다. 모래로 부터 웨이퍼의 원료가 되는 실리콘을 추출한다. 추출된 실리콘을 녹여서 둥근 기둥 형태의 잉곳(Ingot)을 제작한다. 잉곳은 초크랄스키법 등의 방법으로 형성하는데, 단결정 실리콘 시드 막대기를 녹은 실리콘에 넣고 회전시켜 만든다. (그렇기에 형태가 둥근 기둥이 됨) 이렇게 생성된 잉곳을 얇은 두께로 절단한다. 이렇게 절단된 한장 한장이 웨이퍼가 된다. 마지막으로 절단된 웨이퍼 표면을 매끄럽게 연마하면 웨이퍼가 완성된다.

프론트엔드 공정 (Front-end Process, 전공정)

[프론트엔드 공정] 혹은 [전공정]은 웨이퍼 위에 반도체 디바이스(소자) 및 회로를 형성하는 단계이다. 우리가 일반적으로 생각하는 반도체 제조 공정에 해당한다. 프론트엔드 공정은 [8대 공정] 중 [2. 산화 공정] [3. 포토 공정] [4. 식각 공정] [5. 증착 & 이온 주입 공정] [6. 금속배선 공정] 을 이용하여 진행된다.

프론트엔드 공정은 Fig 1.과 같이 크게 두 가지 단계로 나눠진다.

1. Front-end of Line (FEOL)
2. Back-end of Lien (BEOL)

FEOL과 BEOL에서도 Front-end와 Back-end 단어가 나와 헷깔릴 수 있는데, (반도체 소자를 형성하는) 프론트엔드 공정과 (패키징과 테스트를 담당하는) 백엔드 공정과 분명히 다른 것을 나타내는 단어이다. FEOL과 BEOL은 프론트엔드 공정의 하위 단계이다.

Fig 3. FEOL과 BEOL로 형성되는 부분 [7]

FEOL은 Transistor (트랜지스터), Capacitor (캐패시터) 등과 같은 핵심적인 반도체 소자를 웨이퍼 위에 형성하는 단계이다.

BEOL은 소자와 소자 간, 혹은 소자와 외부 접점과의 금속 배선 (Metal, Via) 을 형성하는 단계이다.

두 과정을 통해 웨이퍼 위에 형성된 반도체 회로는 작동하는 회로가 된다.

백엔드 공정 (Back-end Process, 후공정)

[백엔드 공정] 혹은 [후공정]은 프론트엔드 공정에서 생산된 반도체 소자 및 회로를 테스트하고 패키징하는 단계이다. [8대 공정] 중 [7. EDS 공정] [8. 패키징 공정]에 해당하는 단계이다. 전공정을 통해 회로가 형성된 웨이퍼는 후공정에서 잘 만들어졌는 지 테스트된다. 이후 웨이퍼를 개별 칩으로 만드는 패키지 단계를 진행하여, 최종 반도체 제품을 완성한다. 최근 반도체 집적화가 높아지고, 3D 반도체, Chiplet CPU, HBM 등 새로운 형태의 반도체 제품이 등장함에 따라 백엔드 공정이 더욱 중요해지고 있다고 한다.

Fig 4. 후공정: 테스트 및 패키지 [8]

웨이퍼에 형성된 반도체 회로는 항상 정상 작동하지는 않는다. 따라서 웨이퍼 위에 형성된 반도체 회로가 정상 작동하는 지 테스트 하는 EDS 공정을 진행한다. EDS 공정에서는 프로브 카드를 웨이퍼에 접착시키고 전기를 흘려보낸다. 그 신호를 분석하여 각 칩이 정상 작동하는 지를 판단한다. 이후 불량 칩을 선별하고, 혹은 수선할 수 있는 불량 칩은 수선을 시도한다.

패키징 공정에서는 웨이퍼를 개별 칩으로 자르고 (Die Sawaing & Grinding), 자른 개별 칩(Die)을 리드 프레임에 붙이고 (Die Attach), 외부와 연결되는 Interconnection을 붙인다. 이를 통해 최종적으로 작동하는 반도체 제품이 완성된다.

Reference

[1] https://www.hitachi-hightech.com/global/en/knowledge/semiconductor/room/manufacturing/process.html

[2] https://namu.wiki/w/%EB%B0%98%EB%8F%84%EC%B2%B4%20%EA%B3%B5%EC%A0%95#toc

[3] https://news.skhynix.com/semiconductor-front-end-process-episode-2/

[4] https://amkorinstory.com/1049

[5] https://news.skhynix.co.kr/post/silicone-from-sand

[6] https://news.lxsemicon.com/5092

[7] https://www.researchgate.net/figure/Typical-split-manufacturing-arrangement-assuming-split-made-between-Metal-2-and-Metal_fig1_321608666

[8] https://news.skhynix.co.kr/post/seominsuk-column-test

[C++ STL] std::set을 통한 중복 제거 (Duplicate 판단 기준)

jhson989 — Thu, 9 May 2024 22:40:09 +0900

[STL] Set, Map Custom Sort 구현 방법 (Red-black tree)

이전 글에서 Set을 이용한 Custom Sort 구현 방법에 대해서 소개하였다. 윗 포스터와 같이 std::set은 Balanced Binary Tree (i.e. Red-Black Tree)를 기반으로 구현[1]되었기에 내부적으로 데이터들을 정렬하여 저장한다. 따라서 std::set을 정렬을 위한 용도로 사용할 수 있다.

std::set의 또다른 기능 : Duplicate 테스트 및 중복 제거

std::set은 정렬 용도 말고도 중복된 요소 제거를 위해 사용될 수 있다. 이는 Set 자료구조의 기본 특성인, std::set 내 저장된 데이터는 고유의 Key 값을 가져야 한다는 특성[2] 덕분이다. 즉 std::set 내 모든 데이터는 유일해야 하며 중복을 허용하지 않는다.

std::vector<int> vec;
... Do something

// no_dupl은 중복된 값을 가지지 않는다.
std::set<int> no_dupl( vec.begin(), vec.end() ); 

// 다시 no_dupl의 값을 vec에 저장한다.
vec.assign( s.begin(), s.end() );

위 코드는 std::vector 내의 중복된 값을 std::set을 이용해 제거하는 간단한 코드이다. 단 두 줄이면 (vector -> set 변환, set -> vector 변환) std::vector 내에 저장된 중복된 요소들을 모두 제거할 수 있다.

std::set의 duplicate 판단 기준

std::set은 내부적으로 정렬된 자료구조로 데이터를 저장하기에, 데이터 저장 시 데이터간 비교 연산자를 이용해 대소관계를 비교한다. 그렇다면 어떻게 두 데이터가 같은 지 (equivalent) 를 판단할까?

std::set은 데이터 a, b가

!comp(a, b) && !comp(b, a).

위 식을 만족할 때, 두 데이터 a, b가 동일하다고 판단[1][3]한다.

따라서 Custom Sort를 개발할 시, 비교 연산자 opeartor< 만 정의해주면 되고, 비교 연산자 operator==는 정의해 줄 필요가 없다.

Reference

[1] https://en.cppreference.com/w/cpp/container/set

[2] https://learn.microsoft.com/ko-kr/cpp/standard-library/set-class?view=msvc-170

[3] https://stackoverflow.com/questions/1114856/stdset-with-user-defined-type-how-to-ensure-no-duplicates

[DRAM] DRAM 제품 세대 명칭 (1a, 1b, 1c.. 공정)

jhson989 — Sun, 21 Apr 2024 22:05:05 +0900

- 반도체 선폭과 공정(14nm, 10nm, 7nm 공정의 의미)

반도체 공정과 DRAM 제품 세대 명칭

이전 글에서 14nm, 10nm, 7nm 반도체 공정 등에 대해서 정리하였다. 14nm 공정 -> 10nm 공정 -> 7nm 공정 -> 3nm 공정 등 숫자가 작아질수록 선단 공정(최신 공정)을 의미한다. 삼성 파운드리 사업부, TSMC, Intel 파운드리 사업부 등 파운드리 업계에서는 이렇게 숫자를 이용해 반도체 공정의 세대를 표현한다[1]. (7nm 공정, 3nm 공정 1세대, 3nm 공정 2세대 등등)

DRAM 반도체 제품도 마찬가지로 제품의 세대가 발전할수록 더 작은 숫자의 공정을 이용한다. 다만 이쪽 업계에서는 단순히 숫자로만 나타내지 않고, 1x, 1y, 1z, 1a, 1b, 1c ... 등등의 별도의 명칭을 이용해서 제품의 세대를 표현한다[2].

DRAM 반도체 제품의 세대 명칭의 의미는 다음과 같다.
- 1x : 18nm 공정과 동급 (10나노급 1세대) [3]
- 1y : 16nm 공정과 동급 (10나노급 2세대) [3]
- 1z : 15nm 공정과 동급 (10나노급 3세대) [3]
- 1a (or alpha) : 14nm 공정과 동급 (10나노급 4세대) [2]
- 1b (or beta) : 12~13nm 공정과 동급 (10나노급 5세대) [2]
- 1c (or gamma) : 11~12nm 공정과 동급 (10나노급 6세대) [2]

밑의 Fig 1.은 3대 DRAM 제조사별 제품 개발 로드맵이다. 글을 쓰는 현재 시점 1a, 1b가 최신 제품 D램에 주로 사용되는 공정이다.

Fig 1. DRAM 제조사별 제품 개발 로드맵

Reference

[1] https://namu.wiki/w/%ED%8C%8C%EC%9A%B4%EB%93%9C%EB%A6%AC%EA%B0%84%20%EA%B8%B0%EC%88%A0%EB%A0%A5%20%EB%B9%84%EA%B5%90
[2] https://news.skhynix.co.kr/post/expert-insights-dram-nand-prospect-1
[3] https://brunch.co.kr/@jeejhzz/169
[4] https://in4.iue.tuwien.ac.at/pdfs/sispad2021/P03.pdf

반도체 선폭과 공정(14nm, 10nm, 7nm 공정의 의미)

jhson989 — Sun, 21 Apr 2024 21:17:18 +0900

선단 공정과 반도체 선폭

14nm 공정, 10nm 공정, 7nm 공정, 3nm 공정 까지. 반도체 공정은 이렇게 숫자를 이용해서 명칭되며, 숫자가 작아질수록 더 고도화된 선단 공정을 의미한다 (공정이 미세화된다고 함). 현재, 최신 프로세서의 경우 10nm, 7nm가 메인이며 3nm 수준의 공정이 개발 및 3nm 공정을 이용한 양산이 시작되고 있다.

Fig 1. Channel length (Or Gate Length) [1]

Fig 2. 회로의 선폭 (Half-pitch) [2]

반도체 공정을 설명하는 이 나노미터 숫자는 일반적으로 채널의 길이 (Fig 1. Channel Length) 혹은 회로의 선폭(Fig 2. Metal 배선과 배선과의 최소 거리, half-pitch) 을 의미한다. (후술하겠지만 이제는 일치하지 않는다고 함[3,4])

Fig 1.에서 주황색 화살표(Channel Length)가 줄어들수록 트랜지스터의 크기는 감소한다. 혹은 Fig 2. 에서 선과 선 사이의 거리 (Half-pitch)가 감소하면 선들을 촘촘히 배치할 수 있다. 따라서 공정이 미세화될수록 같은 크기의 영역에 더 많은 트랜지스터와 회로를 넣을 수 있다고 한다.

다만 최근에는 공정의 숫자가 채널의 길이와 회로의 선폭과 정확히 일치하지 않고, 단순 최신 세대를 나타내는 마케팅 용어로 쓰인다고 한다[3][4]. 밑의 Table 1.은 공정별 예상되는 Pitch의 길이를 나타낸 숫자로 7nm 공정은 대략 40nm 정도 Pitch (Half-Pitch는 20nm)를 가진다. 이 수치 또한 트랜지스터의 종류 (MOSFET, FINFET, GAA...), 제조사 (TSMC, SEC, Intel..) 에 따라서도 달라진다고 한다.

Table 1. 공정별 Pitch의 길이 [4]

Reference

[1] https://news.skhynix.co.kr/post/short-channel-effect

[2] https://www.tel.com/museum/magazine/material/150227_report04_01/

[3] https://www.quora.com/Does-14nm-in-a-processor-mean-that-the-size-of-the-transistor-is-14nm-or-that-the-gap-between-the-transistors-is-14nm-What-are-some-valid-references

[4] https://en.wikipedia.org/wiki/2_nm_process

[Vim] 여러 줄에 같은 글자 추가하기 (Multi line cursor, Multi line insert mode)

jhson989 — Sun, 21 Apr 2024 16:14:47 +0900

Vim 로고

Vim을 쓰다보면 VScode의 multi-line cursor와 같은 기능이 있으면 좋겠다는 생각이 들 것이다. 자세히 찾아보니까 VScode의 multi-line cursor와 동일한 기능을 제공하는 Vim plugin이 존재하기에, 이것을 설치하면 된다고 한다. 하지만 Customize의 세계는 넓고 무서우니 일단 넘어가고 간단한 방법을 찾아보았다.

Multi-line Insert Mode

밑의 시나리오 1과 같이, 동일한 문자열(i.e. abc123)을 여러 줄에 걸쳐 동일한 위치에 추가하고자 한다.

시나리오 1 (모든 라인의 2번째 위치부터 문자열 abc123 추가하기)

1. 원하는 위치에 커서를 위치 시킨다.

2번째 위치에 abc123을 추가하고자 하니, 2번째에 커서를 위치시킴

2. [Ctrl + v] 를 눌려 [VISUAL BLOCK] 모드에 진입

[VISUAL BLOCK] 모드에 들어서면 왼쪽 밑에 VISUAL BLOCK 이라 표시됨

3. 원하는 라인까지 커서 이동 (↓ 버튼)

원하는 라인까지 커서 이동

4. [Shift + i] 입력
원하는 라인까지 선택된 상태에서 Shift키와 소문자 i키를 동시에 누르면 [VISUAL BLOCK] 모드에서 [Multi-line Insert] 모드로 돌입한다.

[VISUAL BLOCK] -> [INSERT]로 변경됨

5. 원하는 글자를 입력한다.
커서의 앞에 문자열이 입력된다.

abc123을 입력한다.

6. [ESC] 2번 누르기
[ESC] 버튼을 2번 누르면, [INSERT] 모드를 벗어나며 원하는 라인까지 동일한 문자열이 추가된다.

문자열 추가 완료

[토스환전] 대만 타오위안 공항 2터미널 (타이베이) 토스 무료 환전 위치

jhson989 — Fri, 19 Apr 2024 18:27:07 +0900

토스의 무료 ATM 인출을 믿고, 대만에 대만돈 환전 없이 도착했다.
결과는 성공적이었다.

<위치>
타오위안 공항의 토스 환전 무료 수수료로 인출 가능한 ATM의 위치는 MRT 탑승구 왼쪽에 있다.
- 입국장 나와서 오른쪽 에스컬레이터를 타고 한 층 내려간다. (에스컬레이터 옆에도 ATM이 하나있는데 줄이 길다.)
- 에스켈레이터를 내려가자 말자 앞에 빨간 간판의 타이완 은행 (Bank of Taiwan) ATM이 있다.
- 여기서 인출하면 된다. (2024년 4월 기준 수수료 무료. 이후에 정책 변경이 있을 수 있음. 혹시 모르니 조금만 뽑아보는 것도 좋을 듯 하다)
(혹시라도 못찾으면, MRT 표지판을 따라 가면 된다. 타오위안 2터미널에서 MRT 지하철 탑승구에 카드 찍기전에 왼쪽에 있다. 밑의 그림 2 참고)

여기다.

멀리서 보면 이렇다. MRT 게이트 왼쪽에 있다.

[C++] 진짜 랜덤 숫자 생성하기 (std::random_device)

jhson989 — Sun, 7 Apr 2024 14:15:35 +0900

기존 C-style 랜덤 숫자 생성 방법 및 한계

밑의 코드 예시는 기존 C-style code에서 랜덤 숫자 (정확히는 랜덤한 것처럼 느껴지는 pseudo-random 숫자를 생성) 를 생성하는 코드이다. std::rand()함수[1]는 Seed 숫자를 이용해 어떤 숫자를 생성하는데, std::srand() 함수를 이용하면 std::rand()함수가 사용하는 Seed 숫자를 설정할 수 있다. 밑의 코드에서는 std::srand() 함수를 이용해 Seed를 현재 시간으로 설정하였다.

#include <ctime>
#include <cstdlib>
...

    std::srand(time(NULL)); 랜덤 생성 시의 Seed 설정. Seed를 현재 시간으로 설정한다.
    for (int i=0; i<10; i++) {
    	// int std::rand() 함수는 의사 난수 (pseudo-random, 랜덤한 것같은 숫자) 숫자를 생성함
        // int std::rand() 가 생성하는 의사 난수는 0부터 RAND_MAX(32767) 중 하나이다.
        int random_value = std::rand() % 100; 
    }

... // 계속

문제는 C-style std::rand() 함수가 생성하는 랜덤 숫자는 그 퀄리티에 문제가 있다고 한다[1].
1. 기본적으로 랜덤하게 생성되는 숫자의 크기가 최대 32767밖에 안된다.
2. 생성되는 숫자들의 분포가 균일하지 않는다고 한다.
3. 랜덤한 숫자를 생성하는 알고리즘이 존재하기에 std::rand() 함수가 생성하는 의사 난수는 결정적(deterministic)이고 std::srand()에서 설정한 Seed값만 알면 어떤 랜덤한 숫자가 생성되는 지를 알 수 있다.
구체적인 단점은 다음과 같다[2].

std::random_device의 도입과 예시

다양한 시뮬레이션 환경을 개발할 때, 균일한 분포를 가지는 진정으로 랜덤한 숫자에 대한 필요성은 항상 존재할 것이다. Modern C++ (Since C++11) 부터는 std::rand() 함수를 대체하기 위해 std::random_device class[3]가 도입되었다. std::random_device는 균일한 분포(uniformly-distributed)를 가진 비결정적(non-deterministic)인 int 숫자를 생성하는 클래스이다.

컴퓨터가 비결정적인 숫자를 생성할 수 있다는 것이 놀라운데, 구현에서 실제 물리 디바이스 (hardware) 와 연관된 어떠한 랜덤한 특징을 이용해 비결정적인 진짜 랜덤한 숫자를 생성해낸다고 한다.

std::random_device를 이용한 랜덤 숫자 생성 예시는 다음과 같다.

#include <iostream>
#include <random>

int main(void) {

    std::random_device rd;

    std::cout << "Min Value : " << rd.min() << std::endl;
    std::cout << "Max Value : " << rd.max() << std::endl;

    for (int i=0; i<3; i++) {
        std::cout << " - Generated Random Value : " << rd() << std::endl;
    }

}

////////////////////////
// 결과
// Min Value : 0
// Max Value : 4294967295
//  - Generated Random Value : 3499211612
//  - Generated Random Value : 581869302
//  - Generated Random Value : 389034673

std::random_device는 Class이기에 선언을 통해 객체 rd를 초기화한다. rd.min() 함수와 rd.max() 함수를 통해 std::random_device가 생성하는 최소, 최대 값을 확인할 수 있는데, 최소 값은 0u와 같고, 최대 값은 std::numeric_limits<unsigned int>::max() 와 같다.

opeator()를 이용하면 드디어 랜덤 숫자를 생성할 수 있다. operator() 실행 시, [min(), max()] 범위에서 균일한 분포를 가지도록 랜덤한 숫자들을 출력한다.

Reference

[1] https://en.cppreference.com/w/cpp/numeric/random/rand

[2] https://stackoverflow.com/questions/53040940/why-is-the-new-random-library-better-than-stdrand
[3] https://en.cppreference.com/w/cpp/numeric/random/random_device

Tensorflow2 기본 구조

jhson989 — Thu, 28 Dec 2023 22:49:44 +0900

import pandas as pd
import numpy as np
import tensorflow as tf

############## Training hyper-parameters 정의
lr = 5e-4
batch_size = 4096
num_epoch = 1000
decay = 1e-5

############## Dataset 정의
all_df = pd.read_csv('./data/7th-data.csv', encoding='cp949', skiprows=1)

# Input data 추출
data = all_df.iloc[:, 7:].to_numpy()
# Label 추출
anomalyCategory = {
    'REAL':1,
    'FALSE':0,
}
label = all_df.iloc[:, 6:7]
label['FALSE'] = label['FALSE'].apply(lambda x: anomalyCategory[x])
label = label.to_numpy()
############## train_test_split
from sklearn.model_selection import train_test_split
dataTrain, dataTest, labelTrain, labelTest = train_test_split(data, label, test_size=0.2, random_state=0)
trainMean = dataTrain.mean()
trainStd = dataTrain.std()
## Data normalization
dataTrain = (dataTrain-trainMean)/trainStd
dataTest = (dataTest-trainMean)/trainStd
## label one-hot encoding
labelAnomalyOneHotTrain = tf.one_hot(labelTrain[:,0], depth=2)
labelAnomalyOneHotTest = tf.one_hot(labelTest[:,0], depth=2)
## Dataset 정의
datasetAnomalyTrain = tf.data.Dataset.from_tensor_slices((dataTrain, labelAnomalyOneHotTrain)).shuffle(10000).batch(batch_size)
datasetAnomalyTest = tf.data.Dataset.from_tensor_slices((dataTest, labelAnomalyOneHotTest)).shuffle(10000).batch(batch_size)

############## Model 정의

from tensorflow.keras.regularizers import l2
class FeatureExtractor(tf.keras.Model):
    def __init__(self):
        super(FeatureExtractor, self).__init__()
        self.extractor1 = tf.keras.Sequential([
            tf.keras.layers.Dense(64, activation='gelu', kernel_regularizer=l2(decay) if decay!=0 else None),
            tf.keras.layers.Dense(512, activation='gelu', kernel_regularizer=l2(decay) if decay!=0 else None),
            tf.keras.layers.BatchNormalization(),
            tf.keras.layers.Dropout(0.2),
            tf.keras.layers.Dense(256, activation='gelu', kernel_regularizer=l2(decay) if decay!=0 else None),
            tf.keras.layers.BatchNormalization(),
            tf.keras.layers.Dropout(0.2),           
            tf.keras.layers.Dense(128, activation='gelu', kernel_regularizer=l2(decay) if decay!=0 else None),
            tf.keras.layers.BatchNormalization(),
            tf.keras.layers.Dropout(0.2),
            tf.keras.layers.Dense(128, activation='gelu', kernel_regularizer=l2(decay) if decay!=0 else None),
            tf.keras.layers.BatchNormalization(),
            tf.keras.layers.Dropout(0.2),
            tf.keras.layers.Dense(64, activation='gelu', kernel_regularizer=l2(decay) if decay!=0 else None),
            tf.keras.layers.BatchNormalization(),
        ])
        
    def call(self, x):
        x1 = self.extractor1(x)
        return x1

class Classifier(tf.keras.Model):
    def __init__(self, featureExtractor, numCategories):
        super(Classifier, self).__init__()
        self.classfier = tf.keras.Sequential([
            featureExtractor,
            tf.keras.layers.Dense(64, activation='gelu', kernel_regularizer=l2(decay) if decay!=0 else None),
            tf.keras.layers.Dense(numCategories, activation='softmax'),
        ])
    def call(self, feature):
        return self.classfier(feature)

############## classifierAnomaly 정의
classifierAnomaly = Classifier(FeatureExtractor(), 2)
classifierAnomaly.compile(loss='categorical_crossentropy', optimizer=tf.keras.optimizers.Adam(learning_rate=lr), metrics=['accuracy'])

print("\t[Train] Anomaly")
anomalyTrainHistory = classifierAnomaly.fit(datasetAnomalyTrain, validation_data=datasetAnomalyTest, verbose=2, epochs=num_epoch)
print("\n[Test]")
print("\tAbnomaly accuracy: %.4f" % classifierAnomaly.evaluate(datasetAnomalyTest, verbose=0, return_dict=True)["accuracy"])