DRAM Cell 정리 [2] (Transistor Gate, Short Channel Effect, RCAT, BCAT)

반도체 및 DRAM 설계를 공부하면서 정리한 내용으로 틀린 내용이 있을 수 있습니다. :)

 

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1. DRAM Cell 정리 [1] (1T1C Cell, Cell Array, Cell Layout)

 

이전글에서 DRAM Cell을 구체적인 구현에 대해서 정리하였다.

 

Fig 1. DRAM Cell Schematic [1]

 

DRAM Cell은 1T1C 구조로 1개의 Transistor (Tr)와 1개의 Capacitor (Cap)로 구성된다. Cap 는 1 bit 데이터를 저장하는 저장소 역할로, 전기가 Cap 에 모여있으면 1 bit를 비어있으면 0 bit를 의미한다. Tr 는 데이터를 쓸지 말지를 결정하는 스위치 역할로, Tr 가 On되면 Cap 가 외부 회로와 연결되어 데이터를 쓰거나 데이터를 읽어올 수 있다.

 

1T1C Cell은 Word Line (WL)과 Bit Line (BL)을 통해 외부와 연결된다. WL 는 Tr 의 Gate 단자와 연결되어 Tr 를 키거나 끄는 역할을 수행한다. WL 에 전압이 걸리면 Tr 가 On되고 전압이 걸리지 않으면 Tr 가 Off된다. BL 은 Tr 이 On되면 Cap 과 연결되며, BL 을 통해 Cap 에 데이터를 쓰거나 데이터를 읽어올 수 있다.

 

 

 

Transistor Gate와 Short Channel Effect 

Fig 2. 1T1C의 위, 옆에서 본 Layout

 

Fig 2.는 각각 1T1C DRAM Cell을 위, 아래에서 바로본 Layout이다. 반도체의 성능을 평가하기 위한 기준으로 주로 Performance(성능)-Power(소비전력)-Area(면적) (PPA)라고 하는 3가지 지표[3]를 사용한다. DRAM Cell Layout은 Area를 최소화하기 위해 두 개의 Cells이 하나의 BL을 공유하도록 구현된다. (8F2, 6F2 Cell Layout에 한하여..) 

 

메모리 디바이스의 성능을 향성시키기 위해 반도체 회사들은 Tr을 크기를 줄이는 방향으로 Tr 공정을 발전시켜 나갔다.

- (Area 관점에서의 성능 향상) Tr이 작아질수록, 같은 영역에 더 많은 Tr을 형성됨

- (Performance 관점에서의 성능 향상) Tr이 작아질수록, WL(Gate, Channel)의 길이가 감소해 Tr 반응 속도가 향상됨

따라서 반도체 생산 회사들은 더 작은 Tr을 생성하기 위해 발전해 나갔고 WL의 크기는 지속적으로 줄어들었다(파장 축소, Multi Patterning, etc.).

 

Fig 3. Short Channel Effect [4]

 

다만 Fig 3.과 같이 WL의 크기가 줄어들수록 WL 밑에 형성되는 Channel의 길이 (= 소스와 드레인 사이의 간격) 또한 줄어들게 된다. 소스와 드레인 사이의 간격이 계속 좁아지게 되다면, 어느 순간 드레인에 가해진 전압에 의해서도 소스의 전자가 드레인으로 이동하는 Short Channel Effect가 발생한다. 즉 게이트(WL)의 On-Off에 상관없이 누설 전류가 흐르게 되는 상황이 발생하게 된 것이다.

 

이러한 Short Channel Effect에 의해 WL을 계속해서 줄일 수는 없게 된다. 따라서 이를 방지하면서도 Tr의 크기를 줄이기 위해서는 새로운 기법이 적용되어야 한다.

 

 

 

RCAT과 BCAT

Fig 4. 기본, RCAT, BCAT 비교

 

RCAT은 Recess Channel Array Transistor, BCAT은 Buried Channel Array Transistor의 약자이다. Fig 4.에서 볼 수 있듯, RCAT과 BCAT은 모두 Short Channel Effect를 해결하기 위해, Effective Channel Length를 늘리기 위한 기법이다.

 

Fig 4.의 기본 Tr은 Gate가 너무 작아지다보니 Channel의 길이가 매우 작게 형성된 것을 볼 수 있다. 따라서 Short Channel Effect가 발생하여 누설 전류가 생길 수 있으며, 심하면 Gate에 의해 On-Off 되는 Tr의 특성을 잃을 수 있다. 그에 비해 RCAT과 BCAT은 같은 길이의 WL에도 불구하고, Channel이 매우 길게 형성된 것을 알 수 있다.

 

RCAT의 R은 Recess로, 한국말로는 우묵하게 들어간 부분을 의미하는 영단어이다. 이름 그대로 실리콘 기판 (substrate)을 우묵하게 Etching하여 그 안까지 WL으로 채우는 기술이다. RCAT의 Variant로 S-RCAT도 존재한다. S-RCAT의 S는 Sphere를 의미하는데, RCAT의 끝부분을 아예 둥글게 더 Eching하여 Channel의 길이를 늘리는 기법이다.

 

RCAT의 경우 WL와 Drain이 이웃하는 영역이 많아서 GIDL (Gate Induced Drain Leakage) 현상이 발생할 수 있다. GIDL[5]은 WL에 강한 음전압을 가하면 Drain으로 부터 Gate로 누설전류가 흐르는 현상으로, RCAT의 경우 WL과 Drain이 이웃하는 영역이 넓기에 GIDL 현상이 강하게 발생할 수 있다. 또한 기본 Tr과 RCAT 모두의 문제로 WL과 BL이 서로 이웃하게 존재하기에 WL과 BL 사이에 기생 Cap이 생길 수 있다.

BCAT은 RCAT의 이러한 단점을 보완하기 위한 기술이다. BCAT의 B는 Buried (i.e. 파묻힌)을 의미한다. WL 자체를 아예 실리콘 기판안에 형성한다. Source와 Drain사이는 아예 절연체로 채워버린다. 이를 통해 BCAT의 WL은 Drain과 BL 모두에게서 멀어지게 된다. RCAT의 장점을 그대로 가져가면서 단점은 보완할 수 있는 것이다.

 

 

 

Reference

[1] https://www.microcontrollertips.com/dram-vs-sram/

[2] S. Slesazeck, U. Schroeder and T. Mikolajick, "Embedding hafnium oxide based FeFETs in the memory landscape," 2018 International Conference on IC Design & Technology (ICICDT), Otranto, Italy, 2018, pp. 121-124, doi: 10.1109/ICICDT.2018.8399771.

[3] https://news.samsungsemiconductor.com/kr/%ec%82%bc%ec%84%b1%ec%a0%84%ec%9e%90-%ec%84%b8%ea%b3%84-%ec%b5%9c%ec%b4%88-3%eb%82%98%eb%85%b8-%ed%8c%8c%ec%9a%b4%eb%93%9c%eb%a6%ac-%ec%96%91%ec%82%b0/

[4] https://news.skhynix.co.kr/post/short-channel-effect

[5] https://www.sciencedirect.com/topics/engineering/gate-induced-drain-leakage