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반도체 및 DRAM 설계를 공부하면서 정리한 내용으로 틀린 내용이 있을 수 있습니다. :) 1T1C Cell & Cell Array Schematic Fig 1. 은 DRAM Cell과 Cell들의 배치를 나타내는 Schematic diagram이다. DRAM Cell 하나는 1 Transistor & 1 Capacitor (1T1C 구조)로 이루어진다[2]. 이전글에서도 정리하였는데, Capacitor는 전기 신호 1 또는 0을 저장하는 기억소자 역할을 담당한다. Capacitor에 일정량 이상의 전하가 충전되면 1이 저장되었음을 의미한다. 반대로 Capacitor가 방전되었을 때에는 0이 저장되었음을 의미한다.  Transistor (NMOS)는 전자가 Capacitor에 쌓이거나 혹은 방출되도록 조..

이전글- 반도체 선폭과 공정(14nm, 10nm, 7nm 공정의 의미) 반도체 공정과 DRAM 제품 세대 명칭이전 글에서 14nm, 10nm, 7nm 반도체 공정 등에 대해서 정리하였다. 14nm 공정 -> 10nm 공정 -> 7nm 공정 -> 3nm 공정 등 숫자가 작아질수록 선단 공정(최신 공정)을 의미한다. 삼성 파운드리 사업부, TSMC, Intel 파운드리 사업부 등 파운드리 업계에서는 이렇게 숫자를 이용해 반도체 공정의 세대를 표현한다[1]. (7nm 공정, 3nm 공정 1세대, 3nm 공정 2세대 등등) DRAM 반도체 제품도 마찬가지로 제품의 세대가 발전할수록 더 작은 숫자의 공정을 이용한다. 다만 이쪽 업계에서는 단순히 숫자로만 나타내지 않고, 1x, 1y, 1z, 1a, 1b, 1c ...

DRAM Memory System Organization 2022.03.27 - [Semiconductor/메모리반도체] - DRAM Memory Organization - 1 : 소개 이전 포스터에서 DRAM memory system의 구성에 대해서 알아 보았다. Fig 1.은 DRAM memory system을 요약한 것이다. 그림에서 보듯 DRAM system은 Channel-DIMM-Rank-Chip-Bank-Array의 순서로 hierarchically 구성된다. 이렇게 복잡한 계층 구조를 가지고 설계된 이유는 memory wall (CPU와 메인 메모리 간의 데이터 전송 병목에 의한 성능 향상 한계)를 극복하기 위해, DRAM 속 데이터를 병렬로 접근할 수 있도록 하기 위해서 이다. 오늘은 이..

Main Memory Subsystem Fig 1.은 CPU가 어떻게 메모리에 접근하는 지를 간략히 잘 나타내고 있다. CPU는 code를 실행할 때, virtual memory address 기준으로 실행한다. Virtual address는 CPU 내의 memory management unit(MMU)에 의해서 physical address로 translate된다. Physical address를 이용해 memory controller는 main memory(DRAM)에 저장된 데이터의 실제 위치를 계산해낸다. 이때 main memory는 다음과 같은 계층 구조로 데이터 저장 시스템을 이루고 있다. Fig 2. memory system 구조도는 memory가 어떤 계층으로 구성되는 지를 보여준다. 이번..

Random Access Memory (RAM) DRAM은 Dynamic Random Access Memory이며, SRAM은 Static Random Access Memory으로 둘다 RAM의 한 종류이다. RAM은 어떤 메모리 주소에 접근(random access)하더라도 동일한 시간의 읽고 쓰기가 보장되기에 random access memory[1]라고 한다. 하드디스크와 같은 자기 디스크의 경우 데이터가 저장된 주소에 따라 접근하는 시간이 다르다. 하드디스크는 헤드(head)라는 장치를 이용해 플래터(plater)라는 원판에 데이터를 저장하고 읽어온다. 하드디스크에서는 원하는 주소의 데이터에 접근하기 위해서는 플래터를 회전시켜 해당 주소로 헤드를 옮겨야 접근가능하다. 따라서 헤드의 위치에 따라 메..